台积电的N3系列工艺无法提高SRAM密度

　　在过去的一个月里，台积电展示了其尖端半导体制造技术的蓝图，在 3nm 和 2nm 节点上集成了多种工艺。今年，台积电将推出增强型 N3E 工艺，提供卓越的成本效率和更高的经济回报。该企业的目标是在 3nm 节点提供更广泛的产品种类，包括 N3P、N3X 和 N3AE，从而满足众多客户的需求。

　　已被WikiChip注意到最近的披露揭示了台积电 3nm 节点和 5nm 节点上的 SRAM 单元之间的一些区别。尽管台积电最初表示，与前代产品相比，新节点的 SRAM 单元密度提高了 20%，但最近的更新表明差异相当微不足道。过去的报道表明，台积电在 3nm 节点面临 SRAM 单元减少率的问题。

　　在增强型N3E制程中，台积电加入了英特尔在2011年22纳米阶段最初采用的SAC方案，从而提高良率。尽管如此，无论 N3E 工艺如何改进，SRAM 单元的密度几乎没有变化。这导致台积电在讨论新节点的进步时，将重点放在逻辑密度和制造步骤的增强上，故意回避这个问题。

　　现代处理器拥有大量被 SRAM 占用的面积和晶体管数量。如果没有明显的升级，将芯片转移到新节点的好处就会变得不那么明显。特别是考虑到台积电3nm节点成本的急剧上升，导致众多芯片公司采取观望态度，避免下单。事实上，SRAM 尺寸的减小不再与逻辑密度的增加相关，这种情况已经持续了一段时间，目前，两者几乎没有关联。