Cadence发布PCIe 6.0 IP测试芯片设计套件

　　大约一个月前，PCI-SIG 宣布PCIe 6.0已经达到 0.9 版本，相当于最终草案阶段。目前，PCI-SIG 成员正在对该技术进行内部审查，以确保其知识产权和专利。除非出现重大问题，否则不允许进行功能修改，相关公司也可以开始在其产品中采用PCIe 6.0。

　　近日，Cadence宣布推出 PCIe 6.0 IP 测试芯片设计套件，允许芯片开发商在他们的设计中实现 PCIe 6.0 支持和测试。支持Cadence的智能系统设计策略，实现SoC的优秀设计。据Cadence称，早期开发者已经开始探索新一代PCIe 6.0规范，采用Cadence和台积电技术，可能会在2022-2023年加入芯片设计

　　这款 PCIe 6.0 IP 测试芯片设计套件包括基于 DSP 的高性能 PHY 和功能丰富的支持控制器，为超大规模计算和 5G 通信的下一代应用提供优化的性能和吞吐量。今年7月，Cadence的PCIe 6.0子系统测试芯片在台积电的N5工艺节点上流片。它集成了第二代功耗、性能和面积 (PPA) 优化的 PCIe 6.0 PHY 和 PCIe 6.0 控制器。

　　“早期采用者已经开始探索新的 PCIe6 规范，我们期待看到他们通过 TSMC 和 Cadence 技术取得积极成果，” Cadence公司副总裁兼 IP 集团总经理 Sanjive Agarwala 说。“自 2019 年推出第一代 112G-LR SerDes IP 以来，我们一直在部署基于 PAM4 的 IP，我们在 PAM4 技术方面的丰富专业知识以及与台积电的密切合作为我们的 PCIe6 产品的成功奠定了坚实的基础。”