AMD Zen 4c 单 CCD 双核心和二级缓存

　　AMD 准备在本月中旬推出代号为Bergamo 的EPYC(霄龙)处理器，该处理器采用 Zen 4c 内核，最高可达 128 个内核。它针对计算密集型应用程序进行了优化，与现有的 EPYC Genoa 相比可提供更高的吞吐量。它的目标是使用 HBM 的 Xeon 处理器和来自 Apple、Amazon 和 Google 的多核 ARM 服务器产品。

　　Zen 4c 架构采用与 Zen 4 相同的指令集架构 (ISA)，从根本上说是 Zen 4 内核的节能、简化版本，提供卓越的能效。Zen 4c 内核比标准 Zen 4 内核小得多，允许单个 Zen 4c CCD 容纳 16 个内核，而 Zen 4 CCD 中只有 8 个内核。

　　半分析对Zen 4c内核进行了详细分析，它和Zen 4一样，采用了台积电的5nm工艺。每个 Zen 4c CCD 都有两个 CCX，每个都有 8 个内核和 16MB 的三级缓存。每个内核的 L1 和 L2 缓存与 Zen 4 相同，这意味着每个内核具有 32KB 的 L1 数据和指令缓存以及 1MB 的 L2 缓存。

　　AMD计划在6月中旬推出128核EPYC 9754和112核EPYC 9734，比顶级EPYC Genoa型号EPYC 9654多32核，TDP稳定在360W，有潜力增加到400W。但是，频率会略有降低，基本时钟从 2.4GHz 降低到 2.25GHz，升压时钟从 3.7GHz 降低到 3.1GHz。总的 L3 缓存也将从 384MB 减少到 256MB。

　　与 EPYC Genoa 中的 12 个相比，EPYC Bergamo 将拥有最多 8 个 CCD。虽然两者具有相同的 IOD，但现有封装无法容纳 12 个 Zen 4c CCD。在 Genoa 上，远离 IOD 的 CCD 的 GMI3 布线在较近的 CCD 的 L3 缓存区域下方通过，由于 Zen 4c CCD 上的分离 L3 缓存，这一壮举在 Bergamo 上不容易复制。

　　Zen 4 CCD 和 Zen 4c CCD 横截面显示两个并排排列的 8 核 CCX，每个都有 16MB 的 L3 缓存，通过 3D V-Cache 阵列缺少硅，从而节省了一些空间。在ISSCC 2023上，AMD透露Zen 4 CCD面积为66.3mm2，而Zen 4c CCD设计面积仅为72.7mm2，增幅不到10%，尽管核心和L2缓存翻倍，L3缓存容量保持不变，揭示了 Zen 4c 的个别核心区域大幅减少。

　　在芯片互连方面，Zen 4 和 Zen 4c 设计具有相似的 IFOP 设计，均包含两个 GMI3 链路。然而，似乎两者都没有被利用。来自两个 CCX 的信号需要通过单个链路进行多路复用，以便与 IOD 进行通信，类似于 Zen 2 架构。

　　Zen 4 和 Zen 4c 独立内核之间的比较显示后者的布局明显更紧凑。与Zen 4相比，Zen 4c的核心面积减少了35.4%。两者都拥有1MB的二级缓存，说明二级SRAM单元占用的面积是一样的。AMD 通过压缩 L2 控制逻辑电路实现了面积缩减。除去L2及相关电路，核心面积减少了44.1%，前端和执行面积几乎减半。浮点单元没有减少太多，可能是出于散热方面的考虑。核心的SRAM单元布局也更加紧凑，核心面积减少了32.6%。

　　正如 AMD 高级副总裁兼首席技术官 Mark Papermaster 所说，Zen 4c 和 Zen 4 具有相似的设计，具有相同的每时钟指令 (IPC)。唯一的区别在于实现和布局。