Rambus 发布 PCIe 6.0 控制器：64 GT/s 数据速率、PAM4 信令、FLIT 模式

　　PCI-SIG于2022年1月正式向其成员发布了PCIe 6.0规范，新的PCIe规范再次将带宽翻倍。PCI-SIG表示，PCIe 6.0规范的发布将使高性能计算(HPC)、数据中心、边缘计算、人工智能和机器学习(AI/ML)、汽车、物联网等数据密集型市场受益。 IoT) 航空航天等……并进一步加强 PCI Express 作为高速互连的接口。

　　Rambus宣布推出全球首款 PCIe 6.0 控制器，该控制器完全符合本月初发布的 PCIe 6.0 规范。Rambus 表示，新的 PCIe 6.0 控制器针对功耗、面积和延迟进行了优化，可为高性能应用提供 64 GT/s 的数据传输速率。此外，控制器通过完整性和数据加密 (IDE) 引擎提供最先进的安全性，该引擎监控和保护 PCIe 链路免受物理攻击。

　　Rambus PCIe 6.0 功能

　　PCI Express 层

　　• 专为最新的 PCI Express 6.0 (64 GT/s)、5.0 (32 GT/s)、4.0 (16 GT/s)、3.1/3.0 (8 GT/s) 和 PIPE 6.x (8, 16, 32、64 和 128 位)规格

　　• 支持 SerDes 架构 PIPE 10b/20b/40b/80b 宽度

　　• 支持原装PIPE 8b/16b/32b/64b/128b宽度

　　• 符合 PCI-SIG 单根 I/O 虚拟化 (SR-IOV) 规范

　　• 在 FLIT 和非 FLIT 模式下支持多个虚拟通道 (VC)

　　• 支持端点、根端口、双模、交换机端口配置

　　• 支持 PCIe 6.0 到 PCIe 1.0 的速度

　　• 支持前向纠错 (FEC) – 低延迟的轻量级算法

　　• 支持 L0p 低功耗模式

　　• 高达 4 位的数据路径奇偶校验保护

　　• 支持时钟门控和电源门控

　　• RAS 功能包括 LTSSM 定时器覆盖、ACK/NAK/Replay/UpdateFC 定时器覆盖、未加扰的 PIPE 接口访问、Rx 和 Tx 路径上的错误注入、恢复详细状态等等，允许在关键任务 SoC 中安全可靠地部署 IP

　　用户界面层

　　• 原生 256/512/1024 位 Tx/Rx 接口

　　• 用户可选择的事务/应用层时钟频率

　　• 用于 PCIe 配置访问、内部状态监控、调试等的边带信令

　　• 可选的事务层绕过

　　完整性和数据加密 (IDE) – 可选

　　• 实现 PCI Express IDE ECN

　　• 可配置的IDE引擎

　　• 用于 PCIe IDE 的可配置数据总线

　　• 不同工艺节点的可配置流水线阶段，以实现最佳成本和性能平衡

　　• 支持遏制和防滑模式

　　• 支持多流

　　• 利用高性能 AES-GCM 进行加密、解密、身份验证

　　• 用于 1、2、4、8 个 TLP 的 PCIe IDE TLP 聚合

　　• PCIe IDE 自动 IDE 前缀插入和检测

　　• PCIe IDE 自动 IDE 同步/失败消息生成

　　• PCRC 计算和验证

　　• 高效的按键控制/刷新

　　• 旁路模式

　　独特的特性和能力

　　• 内部数据路径大小根据最大值自动放大或缩小(256、512、1024 位)。链接速度和宽度，以减少门数和优化吞吐量

　　• 动态可调的应用层频率低至 8 Mhz，以提高节能效果

　　• 实施 SR-IOV 时，可选的 MSI/MSI-X 寄存器重新映射到内存以减少门数

　　• 可配置流水线可在 Intel 和 Xilinx FPGA 上实现全速运行，完全支持生产 FPGA 设计(如果支持)

　　• 超低传输和接收延迟(不包括 PHY)

　　• 接收端 (Rx Stream) 的智能缓冲区管理允许在应用程序逻辑中实施自定义信用管理方案

　　• 合并重放和传输缓冲区可降低内存占用

　　• 高级可靠性、可用性、可维护性 (RAS) 功能包括 LTSSM 计时器覆盖、ACK/NAK/重放/UpdateFC 计时器覆盖、未加扰的 PIPE 接口访问、Rx 和 Tx 路径上的错误注入、恢复详细状态等等，从而实现安全可靠在关键任务 SoC 中部署 IP

　　• 可选的交易层绕过允许客户特定的交易层和应用层

　　• 可选的 QuickBoot 模式可将链路训练速度提高 4 倍，将系统级仿真时间缩短 20%