英特尔可能会押注用于亚 2nm 芯片的堆叠叉片晶体管技术

　　英特尔可能会重新专注于设计用于 2nm 或以下半导体工艺的晶体管。最近，一项新专利似乎为英特尔指明了方向，即“堆叠叉板晶体管”技术，以保持摩尔定律的发展。该专利没有提供太多细节，英特尔也没有提供 PPA(power-performance-area)改进数据以供参考。

　　英特尔表示，新的晶体管设计最终可以实现 3D 和垂直堆叠的 CMOS 架构，与当前最先进的三栅极晶体管相比，该架构允许增加晶体管数量。在专利中，英特尔描述了纳米带晶体管和锗薄膜的使用。锗薄膜将充当介电隔离墙，在每个垂直堆叠的晶体管层中重复，最终取决于彼此堆叠的晶体管数量。

　　英特尔在 2019 年的 IEDM 活动中展示了 3D 逻辑集成(当时称为堆叠纳米片晶体管技术)的研究。至于相关技术如何提高晶体管密度、性能和能效的具体数据，英特尔迄今尚未披露。

　　比利时研究机构Imec于2019年宣布，已开发出首个相关技术的标准单元模拟结果，显示应用于2nm制程节点时，可较传统方法显着提升晶体管密度。它预计在恒速下速度提高 10% 或能效提高 24%，单位面积减少 20%。此外，静态随机存取存储器(SRAM)占用的空间将显着减少 30%。

　　事实上，英特尔和Imec在纳米电子领域有着密切而长期的联系，后者的研究成果也是英特尔新专利的基础。